Hey i m very good at verilog code design so if you have stuck any where in that domain then you can contact me anywhere
Endringer lagret
0.0 · 0 Reviews
Anmeldelser
Ingen omtaler å se her!
Erfaring
Engineer
jan., 2017 - nåværende
•
8 år, 1 måned
e-Infochips
jan., 2017 - Nåværende
•
8 år, 1 måned
Here I am working on different projects related to verilog , sv and uvm.
jan., 2017 - nåværende
•
8 år, 1 måned
Project Intern
jul., 2015 - mai, 2016
•
10 måneder
Pronesis pvt ltd.
jul., 2015 - mai, 2016
•
10 måneder
During this internship training I went through the complete verification cycle
I have used QuestaSim tool of Mentor Graphics for this project.I have developed slave VIP for AMBA AXI 3 during this course of internship. I have used System verilog language and UVM methodology for the development of my Slave VIP.
jul., 2015 - mai, 2016
•
10 måneder
Utdanning
Gujarat Technological University (GTU)
2014 - 2016
•
2 år
M.E.
India
2014 - 2016
•
2 år
Gujarat Technological University (GTU)
2008 - 2012
•
4 år
B.E.
India
2008 - 2012
•
4 år
Verifikasjoner
Invitasjonen ble sendt!
Takk! Vi har sendt deg en lenke for at du skal kunne kreve din gratis kreditt.